楷登电子（美国 Cadence 公司）今日宣布与TSMC合作，加速 3D-IC 多芯片设计创新。作为合作的一部分，CadenceòIntegrity?3D-IC 平台是业界首个用于 3D-IC设计规划、实现和系统分析的统一平台，可用于TSMC 3DFabric? 先进封装技术、TSMC全面的3D硅堆叠和先进封装技术系列。此外，CadenceTempus Timing Signoff Solution? 时序签核解决方案进行了优化升级，以支持新的堆叠静态时序分析(STA) 签核方法，从而缩短设计周期。得益于这些最新的里程碑，客户可以放心采用 Cadence 3D-IC 解决方案和TSMC 3DFabric 先进封装技术，打造具有竞争力的超大规模计算、移动和汽车应用。

Cadence 3D-IC 解决方案支持全套的TSMC 3D 硅堆叠和先进封装技术，包括集成扇出（Integrated Fan-Out,InFO）、晶圆级封装 (Chip-o-Wafer-on-Substrate,CoWoS) 和集成芯片系统（System-on-Integrated-Chips，TSMC-SoIC）。该 3D-IC 解决方案支持Cadence智能系统设计（Intelligent System Design）战略帮助客户实现卓越的片上系统（SoC）设计。

Cadence 3D-IC Integrity 平台在统一的环境中提供 3D 芯片和封装规划、实现和系统分析。这让客户可以简化多个小芯片的设计规划、实现和 3D 硅堆叠的分析，同时还可以优化工程生产率以及功耗、性能和面积 (PPA)。同时，该平台具有与 Cadence Allegroò封装技术和 Cadence Virtuosoò平台集成的协同设计能力，能够实现完整的 3D 集成和封装支持。关于 Integrity 3D-IC 平台的更多信息，请访问 www.cadence.com/go/Integrity3DIC。

为了让客户进一步受益，Cadence 的分析工具与 Integrity 3D-IC 平台紧密集成，并与TSMC的 3DFabric 技术无缝协作，有助于实现由系统来驱动的 PPA目标。例如，Tempus Timing Signoff Solution 时序签核解决方案，集成了快速自动裸片间 (RAID) 分析，是 Cadence 3D STA技术的一部分，可帮助客户创建具有精确时序签核的多层设计。Cadence Celsius? Thermal Solver 热求解器能够对多芯片堆叠、SoC 和复杂的3D-IC 进行分层的热分析。在分层分析中，采用更细的网格来建模热点，使客户能够实现运行时间和精度目标。Cadence Voltus?IC Power Integrity Solution 可提供热分析、压降分析和跨芯片电阻分析，以提高设计的稳健性。关于 Cadence 3D-IC 解决方案的更多信息，请访问www.cadence.com/go/3DICsolpr。

“我们与 Cadence 的共同努力证明，Integrity 3D-IC 平台以及签核和系统分析工具，可以支持TSMC先进的 3DFabric 芯片集成解决方案，为我们共同的客户提供了灵活性和易用性。”TSMC设计基础管理副总裁 Suk Lee 表示，“我们与 Cadence 长期合作的结果使设计人员能够充分利用TSMC的先进工艺和3DFabric 技术在功率、性能和面积方面的显着改进，同时加快差异化产品的创新。”

“通过努力确保我们的 Integrity 3D-IC 平台支持TSMC的 3DFabric 技术，我们正在推进与TSMC的长期合作，并促进几个新兴领域的设计创新，包括 5G、AI 和 IoT。” Cadence公司资深副总裁兼数字与签核事业部总经理滕晋庆（Chin-Chi Teng）博士表示，“TSMC 3DFabric 产品搭配 Cadence 集成的大容量 Integrity 3D-IC 平台、Tempus Timing Signoff Solution时序签核解决方案、Allegro 封装技术和 3D 分析工具，为我们共同的客户提供了高效的解决方案，以部署 3D 设计和分析流程，创建强大的硅堆叠设计。”