据韩媒 The Elec 和《首尔经济新闻》报道，SK 海力士在 5 月 2 日举行的“AI 时代，SK 海力士蓝图和战略”记者招待会上表示，其 HBM4 内存的量产时间已提前到 2025 年。

具体来说，SK 海力士计划在 2025 年下半年推出采用 12 层 DRAM 堆叠的首批 HBM4 产品，而 16 层堆叠 HBM 稍晚于 2026 年推出。

SK 海力士上月同台积电达成 HBM 基础裸片（Base Die）合作谅解备忘录，当时定于 2026 年推出 HBM4 内存。HBM4 量产的加速无疑显示了 AI 领域巨头对高性能内存的强劲需求，日益强大的 AI 处理器需要更高内存带宽的辅助。

The Elec 预计，SK 海力士将在 HBM4 内存中采用 1cnm 制程的新一代 DRAM 内存芯片，目前的 HBM3E 产品基于 1bnm；而在基础裸片部分，未来产品有望使用台积电 7nm 系工艺。

SK 海力士在记者会上还表示目前基于 MR-MUF 键合的 12 层堆叠 HBM3E 内存将于本月出样三季度量产，未来 16 层堆叠产品也将采用 MR-RUF。


存储厂商大战HBM技术

至于三星、美光等竞争对手采用TC-NCF 技术（thermal compression with non-conductive film，非导电薄膜热压缩），需要透过高温、高压将材料转为固体再进行融化，后续再进行清洗，总工序超过2-3 个步骤，MR-MUF 一次即可完成，不需再做清洁。与NCF相比，MR-MUF 导热率高出约两倍，对制程速度和良率都有很大影响。

由于堆叠层数越来越多，HBM 封装厚度受限于775 微米（μm），因此记忆体厂必须思考如何在一定高度内堆叠更多层数，对目前封装技术也是大挑战，而混合键合（Hybrid bonding）很可能成为解方之一。

混合键合视为HBM 产业的「梦幻制程」，目前技术使用微凸块（micro bumps）材料连接DRAM 模组，但混合键合技术可移除微凸块，大幅降低芯片厚度。

SK 海力士透露，未来芯片堆叠上将拿掉bump，采用特殊材料填充并连接芯片，这种材料类似液体或胶水状态，兼具散热、保护芯片的功能，可使整个芯片堆叠起来更薄。

SK 海力士透露，计画2026 年量产16 层HBM4 记忆体，HBM4 将采混合键合（Hybrid bonding）堆叠更多DRAM。SK 海力士HBM 先进技术团队负责人Kim Gwi-wook 指出，HBM4 正研究混合键合以及MR-MUF，但目前良率并不高。如果客户要求的产品层数超过20 层，由于厚度限制，可能不得不寻求新的制程。但这次在COMPUTEX 询问SK 海力士，他们认为透过Hybrid bonding 技术有机会堆叠超过20 层以上（即不超过775 微米）。

据韩媒报导，HBM4E 将是16-20 层产品，推论有望2028 年登场，SK 海力士首度将在HBM4E 中应用10 纳米第六代（1c）DRAM，记忆体容量有望大幅提升。


高带宽内存HBM4的革命性突破

在人工智能和高性能计算领域的驱动下，对内存带宽的需求与日俱增。作为下一代高带宽内存技术，HBM4正在引领存储革命，开启性能的新境界。

主旨一: HBM4采用2048位宽内存接口，理论带宽可超1.5TB/s，接口位宽翻倍，传输速度再次大幅提升。这不仅有助于减少显卡所需内存堆栈数量，优化设计，更为未来带来无限可能。

三星电子、SK海力士和美光等龙头企业正在为HBM4做最后的冲刺准备。三星计划在2025年推出HBM4产品，并将HBM产能大幅增加，到2026年将比2023年增长13.8倍。三星正在开发代号为＂雪亮＂的第六代HBM芯片，计划将缓存芯片整合在内存堆叠的底层，实现芯片级整合。

SK海力士则与台积电签署合作备忘录，计划在2026年量产HBM4产品。双方将优化SK海力士HBM与台积电CoWoS先进封装技术的整合，共同应对客户需求。SK海力士预计到2030年，其HBM年出货量将达到1亿颗，并将在美国印第安纳州建厂生产HBM。

美光公司表示，其HBM4将提供36GB和64GB两种容量，带宽为1.5-2TB/秒，但暂不考虑芯片级整合方案。美光正在加大HBM3E产能，并着手开发HBM4。

主旨二: HBM4有望与逻辑芯片整合，实现3D堆叠，可进一步缩小尺寸，提高性能和容量。但散热成为重大挑战需解决。

SK海力士计划将HBM4与GPU芯片整合，消除传统HBM设置中的缓冲层，直接将HBM4堆叠在逻辑芯片上。这种创新方案虽然可简化芯片设计、降低成本，但功耗和散热问题亟待解决。

专家表示，如果在未来2-3代内解决了发热问题，HBM和GPU就能像一个整体一样运作，不再需要缓冲层。这也意味着内存和逻辑芯片将共享相同的工艺技术，在同一制造厂生产，以确保最佳性能，但内存成本将大幅上升。

业内人士预测，在未来10年内，＂半导体游戏规则＂可能会改变，内存和逻辑芯片之间的区别将变得无关紧要。内存和逻辑芯片的融合趋势不可避免。

主旨三: 标准制定组织JEDEC放宽了HBM4高度限制，允许775微米高度，为混合键合技术留出时间，有利于内存厂商推进HBM4创新和应用。

JEDEC决定将HBM4的12层和16层堆叠包装厚度放宽至775微米，这对主要内存制造商的未来封装投资趋势将产生重大影响。此前，制造商一直在为HBM4的720微米厚度限制做准备，计划采用新的混合键合技术。

如果包装厚度放宽至775微米，16层DRAM堆叠的HBM4就可以使用现有的键合技术实现。这一调整可能会推迟混合键合技术的推出时间，或许要等到第七代HBM问世时才会采用。内存厂商的工程师们将专注于现有键合技术的升级。

主旨四: 三家厂商在HBM4技术路线上存在分歧，但都在为获得更大的市场份额而激烈竞争。

三星和SK海力士计划采用芯片级整合，而美光暂不考虑这种方案。三家公司在客户定制化需求、内存与逻辑芯片的整合方式等问题上存在分歧。

他们都意识到HBM4对于AI和高性能计算的重要性。HBM4将为这些领域带来极高的内存带宽，是未来发展的关键技术。三家厂商正在为获得更大的市场份额而激烈竞争，他们都希望在这场技术革命中占据领先地位。

作为存储革命的先锋，HBM4凭借革命性的技术突破，将推动AI和高性能计算向前迈进，开启性能新境界。虽然在具体路线上存在分歧，但内存厂商们都意识到抓住这一机遇的重要性。


存储芯片产业链回暖

算力驱动AI服务器出货量迅猛增长，叠加GPU搭载HBM数量提升和HBM容量与价值增长，全球HBM市场规模有望从2023年的15亿美元增至2030年的576亿美元，对应2023-2030的年复合增长率达68.3%。

将存储芯片行业从去库存与亏损的“水深火热”中解救出来，HBM成为主要的业绩增长驱动力。三大原厂积极扩产，龙头厂商海力士透露明年扩产2倍，公司采用最先进10nm技术扩大2024年产量，其中大部分增量由HBM3e填充，预计2030年HBM出货量有望达到每年1亿颗。三星紧随其后，计划到2024年第四季度将HBM月产能提高到15万至17万个，对HBM CAPEX增加了2.5倍以上，明年有望保持这一水平。随着新技术HBM3e、HBM4等陆续推出，行业量价齐升。

HBM将拉动上游设备及材料用量需求提升。1）设备端，TSV和晶圆级封装需求增长。前道环节，HBM需要通过TSV来进行垂直方向连接；中段环节，HBM带来了更多的晶圆级封装设备需求；后道环节，HBM的多芯片堆叠带来diebond设备和测试设备需求增长。2）材料端，多层堆叠对于制造材料尤其是前驱体的用量成倍提升，HBM芯片间隙采用GMC或LMC填充，带动主要原材料low-α球硅和low-α球铝需求增长，同时电镀液、电子粘合剂、封装基板、压敏胶带等材料需求也将增加。