生成式AI是当前半导体产业最重要的成长驱力，不仅带动先进制程持续下探，同时也刺激新的半导体架构设计加速发展，其中，芯粒（Chiplet）就是最受期待的一项。

要满足生成式AI的算力需求，运算芯片的设计也必须要同步升级才行，包含多核心架构、更小的微缩、以及先进封装等。然而先进制程芯片的开发成本十分高昂，另一方面，高算力芯片的面积也较大，良率的考验也更加严峻，对整体的制造成本更是不友善，因此多数的芯片公司都难以负担。

Chiplet设计才是算力芯片最优解

此时，能提供SoC-like的芯粒设计就会是极佳的解方。工研院电光系统所异质整合技术组组长王钦宏指出，Chiplet是运用先进封装技术让多个芯粒形成SoC-like架构，能够将不同功能的芯粒，通过先进封装技术整合于单一基板上。

王钦宏表示，采用芯粒设计能带来数项优势，例如良率的优势（缩芯粒的体积，降低不良率）、设计成本的优势（运用成熟制程实现）、提早进入市场的优势（芯粒可重复使用，无须重头开发，能缩短进入市场的时程）。

由于芯粒需要仰赖先进封装技术来实现，因此内部不同芯片的摆放与互连的方案就是关键所在。目前芯粒的堆叠架构有2D、2.5D和3D等形式，由于各个芯粒的制程与效能不同，因此其间的摆放位置将会影响后续的布线与连接的方式，对于成本与良率也会产生不同的结果。

至于芯粒内部的布线和I/O互连规范，目前则是处于尚未统一的局面，也是产业最需要突破的瓶颈。不过王钦宏看好则UCIe未来的发展地位，最主要的原因就是当前市场半导体领导业者几乎都支援这个规范。

王钦宏指出，目前UCIe 1.0规范可支援标准的2D和先进的2.5D芯片封装。在标准封装方面，它具有较佳的成本的效益，同时也能达成较长的距离；在先进封装方面，则有较佳的节能表现，以及较高的频宽密度。此外，芯粒可以在任何地方制造，任何地方组装，并在同一封装中混合2D和2.5D的架构。

至于芯粒的应用与市场，王钦宏则持非常乐观的看法，他表示，Chiplet市场将会呈现快速成长的趋势，至2030年，全球整体的市场将会达到9千4百2十亿美元的规模。至于应用方面，则会以伺服器与AI为主，占整体的规模约45%，其次为汽车和网通。领导的市场业者分别是英特尔、AMD、苹果、亚马逊和特斯拉。

行业内纷纷看好Chiplet前景

随着芯片制程的演进，由于设计实现难度更高、良率偏低等问题导致的芯片制造成本大幅增加，使得Chiplet被推向了风口浪尖被业界寄予厚望——或将从另一个维度来延续摩尔定律的“经济效益”。

与此同时，Chiplet的风行也在向传统的半导体产业链提出挑战，以建构出对应的完善生态系统。

关于Chiplet的系统整合方面，正如日月光集团研发中心副总——洪志斌所说：如果从更宏观的角度来看，半导体产业发展的方向，其实是追求更高效的系统整合；系统整合又可分成两种HI，一种是Homogenious Integration（同质整合)，另一个则是Hetrogenious Integration（异质整合)。我们在发展对应的实作技术之际，另一方面也要持续强化、深化产业链成员的合作，才能克服这条路上遇到的种种挑战。

关于Chiplet的生态碎片化的现状，研究机构TechSearch总裁——Jan Vardaman道出了其中缘由：由于Chiplet可以带来更高的灵活性与更好的成本结构，近几年市场上出现许多采用Chiplet架构的元件；但目前市场上的Chiplet产品，是各家大厂自行发展出来的成果，故目前半导体业内存在多种不相通的Chiplet互连技术，导致Chiplet生态系呈现碎片化的局面。

以打破藩篱为诉求的UCIe标准，是Chiplet生态系一个重要的发展里程碑，但不会是所有问题的解答。

关于Chiplet的产业需求问题，AMD（超威)先进封装部门企业副总裁——Raja Swaminathan也有自己的见解：市场需求是推动半导体产业转向异质整合的关键因素之一，高效能运算市场对处理器效能的需求，已无法光靠制程微缩来满足。

Chiplet是这个问题的有效解法：藉由Chiplet，晶片成本跟元件尺寸微缩的问题有了解决的方法，让AMD能够推出符合市场需求的产品；谁能为混合接合所遇到的技术挑战提出解决方案，就能抓住庞大的市场商机。

环望本次站在风尖上的Chiplet，IC设计作为其皇冠上最璀璨的珍珠，也必将让众玩家说来道去。

首当其冲的是作为EDA头号玩家之称的新思科技，其将Chiplet视为IC设计领域的重要典范转移：藉由将SoC解构成Chiplet，再透过先进封装技术将其整合成一颗元件，IC设计者一直在追求的效能、功耗与面积(PPA)三大设计目标，有了新的实现路径。

但这个趋势也为IC设计者带来新的挑战，例如原本整合在SoC里的功能应该如何拆分、如何设计多颗Chiplet间的互连架构、以及晶片堆叠后最棘手的散热问题等；这些新挑战都需要对应的设计流程、方法论与工具来支援。

当然，在此之上，联发科制造营运副总经理——高学武则讲得更为生动：对IC设计者而言，Chiplet最有趣，也最有价值的地方在于，这个概念让IC设计变得像在调鸡尾酒，只要调和不同的素材，就能实现出独特的产品。

而在这个设计实践的过程中，联发科也发现，Die Partitioning确实可以带来节省成本的效果。因为有部分功能可以用较成熟、性价比更高的制程来实作，而且个别晶片的面积也变小了，让联发科得到更漂亮的良率数字。

大规模化量产的难度不少

然而，目前的Chiplet仍存在一些门槛问题，不少人也发现了基本只有大公司才用到这一先进技术，且主要集中在通信、大规模数据处理等领域，反倒是设计周期长的汽车、成本敏感的消费电子和可靠性要求高的工业领域，比较缺乏Chiplet设计的参与。


成本问题

与任何新的设计突破一样，芯片设计厂商首要考虑的还是成本问题。半导体设计并非毫无风险可言，对于不少初创公司而言更是如此，而成本很大程度上决定了风险大小，尤其是针对一些尚未开始出货的芯片。

至于在Chiplet上，首先就是D2D接口的高成本和复杂度问题，如今已有的这些D2D接口，不管是否开放统一与否，比如AIB、UCIe或BoW，都尽可能地去降低了复杂度的门槛，但实现方式或者采购的成本依旧很高，尤其是一些商用接口IP。

这些IP往往拥有极高的性能，不过对于中低端的芯片来说可能有些性能过剩了，成本也比较高。除了AIB之外，几乎没有可用的开源IP，且已有商用IP无法与开源开发工具兼容，缺乏工艺节点的可移植性等等，都进一步增加了Chiplet设计的成本支出。

接着就是制造封装上的成本问题，对于英特尔、AMD和英伟达等厂商而言，他们的新品已经过渡到了5nm及更先进的节点，再加上产量较大，Chiplet架构创新和复用带来的成本降低已经可以抵消掉先进封装和接口IP带来的成本增加。


缺乏更加开放的生态

虽然已经有了UCIe这种行业开放标准和OCP开放组织的出现，Chiplet在开放性上做得依然不够好。比如目前在Chiplet设计上，依然缺乏标准或者开放的PDK，且不说几乎大部分都是定制的，毫无现成的封装可用，且都是在NDA保护下的。

相关的EDA工具流和IP也是如此，目前Chiplet设计在跨EDA工具流设计上依旧存在不少障碍。这也与当下半导体制造行业现状不无关系，几乎一切都有NDA的保护，限制了初创企业、研究机构的开放研究。除此之外，目前依然缺乏足够的Chiplet代工工厂，这进一步限制了Chiplet的量产和相关产品的原型设计。


写在最后

可以看出，如今的Chiplet并没有大规模普及，尤其是在某些基于成熟工艺的芯片设计上，还是因为门槛的问题。如今先进封装的成本还没有降低到设计公司可以考虑Chiplet方案的程度，这些较高的门槛阻止了Chiplet的普及。在设计公司看来，行业需要像现在的云服务一样，打造一个多供应商、多选择和开放的生态，这样才能彻底发挥Chiplet用于降低设计成本、提高综合性能的优势。