Chiplet已然成为新世代半导体设计中被提及甚至使用最多的创新技术，甚至在《麻省理工科技评论》列出的2024年十大突破科技中，Chiplet与Exascale级别超算、Apple Vision一样位列其中。毕竟随着半导体制造工艺发展的速度进一步减缓，从芯片设计架构上创新就成了常态。

然而，目前的Chiplet仍存在一些门槛问题，不少人也发现了基本只有大公司才用到这一先进技术，且主要集中在通信、大规模数据处理等领域，反倒是设计周期长的汽车、成本敏感的消费电子和可靠性要求高的工业领域，比较缺乏Chiplet设计的参与。

成本问题

与任何新的设计突破一样，芯片设计厂商首要考虑的还是成本问题。半导体设计并非毫无风险可言，对于不少初创公司而言更是如此，而成本很大程度上决定了风险大小，尤其是针对一些尚未开始出货的芯片。

至于在Chiplet上，首先就是D2D接口的高成本和复杂度问题，如今已有的这些D2D接口，不管是否开放统一与否，比如AIB、UCIe或BoW，都尽可能地去降低了复杂度的门槛，但实现方式或者采购的成本依旧很高，尤其是一些商用接口IP。

这些IP往往拥有极高的性能，不过对于中低端的芯片来说可能有些性能过剩了，成本也比较高。除了AIB之外，几乎没有可用的开源IP，且已有商用IP无法与开源开发工具兼容，缺乏工艺节点的可移植性等等，都进一步增加了Chiplet设计的成本支出。

接着就是制造封装上的成本问题，对于英特尔、AMD和英伟达等厂商而言，他们的新品已经过渡到了5nm及更先进的节点，再加上产量较大，Chiplet架构创新和复用带来的成本降低已经可以抵消掉先进封装和接口IP带来的成本增加。


缺乏更加开放的生态

虽然已经有了UCIe这种行业开放标准和OCP开放组织的出现，Chiplet在开放性上做得依然不够好。比如目前在Chiplet设计上，依然缺乏标准或者开放的PDK，且不说几乎大部分都是定制的，毫无现成的封装可用，且都是在NDA保护下的。

相关的EDA工具流和IP也是如此，目前Chiplet设计在跨EDA工具流设计上依旧存在不少障碍。这也与当下半导体制造行业现状不无关系，几乎一切都有NDA的保护，限制了初创企业、研究机构的开放研究。除此之外，目前依然缺乏足够的Chiplet代工工厂，这进一步限制了Chiplet的量产和相关产品的原型设计。


英特尔推出开放式汽车Chiplet平台

CES 2024上，英特尔推出全新的开放式汽车Chiplet平台，该平台基于英特尔的Universal Chiplet Interconnect Express标准，支持第三方Chiplet集成到英特尔的汽车产品中。基于芯粒Chiplet的架构，Intel可提供定制化的计算平台，即将主机厂设计的芯粒与Intel的CPU、GPU、NPU的产品线集成在一起，满足主机厂多样化的算力组合。

同时，在封装方面，英特尔将与比利时微电子研究中心（IMEC）合作，以满足车规需求。

日本头部车企和头部Tier1成立Chiplet联盟

2024年1月，12家日本汽车制造商、零部件制造商和5家半导体公司组成了“汽车先进SoC研究(ASRA)”联盟，旨在研究通过Chiplet（小芯片）技术生产更高效的汽车处理器芯片。ASRA官网显示，该联盟由丰田、日产、本田、马自达、斯巴鲁、电装和松下汽车电子等12家日本头部汽车企业以及汽车零部件企业，与瑞萨电子、Cadence、新思科技、MIRISE Technologies、Socionext 5家头部半导体企业成立。该联盟阵容几乎聚集了日本所有头部车企和头部零部件供应商。

ASRA 的目标是到 2028 年建立车载 chiplet 技术，并从 2030 年开始在量产车中安装 SoC。


规模将超4000亿，中国同时面临机遇与挑战

实际上，从16nm/14nm节点开始，芯片设计和制造成本飙升，一个完全规模化工艺点的更新周期从18个月延长到30个月甚至更长，半导体工艺技术发展带来的功耗、性能和面积（PPA）收益下降。如今最先进的芯片有数十亿个晶体管，但芯片的扩展变得越来越困难，而且扩展所带来的价格、性能和功率优势的缩减速度都快于晶体管，尤其超过3nm之后，FinFET（鳍式场效晶体管）技术将失去动力。

同时在价格方面，芯片成本随着制程工艺升级不断增加。以先进工艺节点处于主流应用时期的设计成本为例，工艺节点为28nm时，单颗芯片设计平均成本约为4000万美元，7nm芯片的设计成本为2.17亿美元，5nm芯片的设计成本为4.16亿美元，3nm的设计将耗资5.9亿美元。

因此，考虑到整个芯片制造成本与功效等因素，将一个较大的芯片分解成多个更小的芯片，并根据需要进行混合和匹配的成本更低，产量更高的Chiplet应运而生。

据研究机构Omdia的数据预计，到2024年，Chiplet的市场规模将达到58亿美元，是2018年6.45亿美元规模的9倍；到2035年，市场规模将进一步扩大到570亿美元（约合人民币4151.08亿元）以上，是2018年规模的88倍。预计Chiplet技术将迎来广阔的发展空间。

如今，国内外Chiplet相关公司纷纷涌入赛道，积极布局Chiplet技术，在架构设计、互连接口和制造及先进封装等产业链各方面都有新兴的技术出现。

据钛媒体App的统计，目前国内从事Chiplet相关研发的企业和机构主要包括四类：

一是做计算芯片设计的企业，例如寒武纪、壁仞科技、瑞芯微电子（Rockchip）等；

二是以芯原股份、芯耀辉、芯和半导体等 EDA/IP（知识产权）企业；

三是一批新兴的专为企业提供Chiplet设计方案的封装设计服务公司，例如奇异摩尔等；

四是后端封测制造企业，例如长电科技、华天科技、通富微电、甬矽电子等公司。

而且，Chiplet标准方面也备受关注，国内主要包括中科院计算所，工信部电子标准院，以及华为、中兴等多家中国企业和科研院所。

当前，海外企业在Chiplet方向上有多个落地产品、进步速度较为激进。例如台积电，其正在开发一种名为“集成芯片上系统”(SoIC)的技术，这种技术可以为客户提供使用芯片的3D设计；而AMD在Chiplet技术上深耕已久，目前7nm CPU和GPU产品均使用了Chiplet设计并封装，未来AMD还将通过转接板和更密集的互连减少连线开销，直接在计算芯片上堆叠存储芯片，以及3D堆叠技术实现芯片封装等。

国内方面，今年1月，晶圆封装龙头长电科技宣布，公司XDFOI Chiplet高密度多维异构集成系列工艺已按计划进入稳定量产阶段，同步实现4nm节点多芯片系统集成封装产品出货；龙芯中科采用Chiplet技术，研发出一款面向服务器市场的32核CPU处理器龙芯3D5000，已经于今年上半年提供测试样片；而寒武纪第四代Al处理器MLUarch03、壁仞科技通用GPU BR100等量产芯片也都采用了Chiplet技术。

北京超摩科技CEO范靖认为，Chiplet技术为高性能CPU设计提供多个技术优势和机遇，比如Chiplet使得良率提升、能实现用最小产能服务最多的芯片、最大程度利用先进工艺产能等。

不过，当前由于生态系统问题、测试、缺乏标准等因素，Chiplet技术的使用也受到了限制，面临一定挑战，尤其是Chiplet对于芯片互连间传输、翘曲带来的制造良率、统一标准、安全性和可靠性等问题有一定影响。

此外，范靖提到，随着采用Chiplet设计的芯片规模越做越大，封装复杂度上升，存在翘曲的风险，可靠性变差，还有算力增大、3D堆叠引入了额外的功耗、面积、延迟等问题，从而直接影响芯片性能、物理布局、内存传输、测试等。

“一是灵活性易用性如何实现，包括CPU核架构的选择、如何用尽可能少的流片满足不同产品对CPU核数的需求、如何在多裸片扩展时无缝实现核间缓存一致性、如何方便有效地完成CPU Chiplet和应用之间的软件整合等问题；二是如何解决互连互通问题，包括做哪个标准、何时标准能融合、有没有可能一个设计兼容多种协议、有了标准离完全的互连互通还有多远、访存延迟问题等；三是如何把CPU Chiplet做出价值来，包括CPU主频更高、功耗及能效比更好、面积更好、系统级就绪、车规要求等；四是供应链方面的挑战。”范靖表示。

郝沁汾表示，受到中国芯片产业整体发展水平的制约，Chiplet想要快速实现规模化落地，依然面临着产业生态基础薄弱的问题。尽管中国Chiplet热度和企业积极性超过了美国，但国内产业链仍需要建立统一的标准体系，而且需要全行业提供Chiplet技术更细致的战略发展方向。